统一的 3D-IC 平台促进了小芯片系统设计

来源:众壹云 发布日期:2021-12-19 11:50

Cadence Design Systems 推出了一个全面的 3D-IC 平台,用于多芯片设计和先进封装,并得到比利时 imec 的支持

Cadence Design Systems 推出了第三代 3D-IC 设计工具,在一个统一的驾驶舱中提供 3D 设计规划、实施和系统分析。

比利时研发实验室 imec 使用的 Integrity 3D-IC 工具通过集成的热、功率和静态时序分析功能,为单个小芯片增加了系统驱动的功率、性能和面积 (PPA)。

跨多个工具的统一数据库使芯片设计人员能够创建超大规模计算、消费、5G 通信、移动和汽车应用程序,以实现更高的 3D 和小芯片设计生产力,而不是脱节的逐个芯片实施方法。随着转向 3nm 和 2nm 工艺技术节点(参见下面的三星文章),这一点变得越来越重要。

该平台提供系统规划、集成电热、静态时序分析 (STA) 和物理验证流程,可实现更快、高质量的 3D 设计收敛。它还结合了 3D 探索流程,利用 2D 设计网表根据用户输入创建多个 3D 堆叠场景,自动选择最佳的最终 3D 堆叠配置。

“随着 3D-IC 设计的不断发展,越来越需要更有效地自动化 3D 堆叠芯片系统的规划和分区。作为纳米电子和数字技术领域世界领先的研究和创新中心,通过与 Cadence 的长期合作,我们成功地找到了自动划分设计的方法,以构建具有更高可访问内存带宽的最佳 3D 堆栈,从而提高性能并降低功耗高级节点设计。Cadence Integrity 3D-IC 平台中包含的逻辑流上的集成存储器支持跨芯片规划、实施和多芯片 STA,我们的研究团队在多核高性能设计中展示了这一点,”高级研究员 Eric Beyne 说和项目总监,imec 的 3D 系统集成。

通用的驾驶舱和数据库让芯片和封装设计团队可以同时优化整个系统,从而有效地整合系统级反馈。完整的 3D-IC 堆栈规划系统支持所有类型的 3D 设计,使客户能够跨封装设计团队和使用 Cadence Allegro 封装技术的外包半导体组装和测试 (OSAT) 公司管理和实施原生 3D 堆栈。

与 Cadence Innovus 实现系统的基于脚本的直接集成支持具有 3D 芯片分区、优化和时序流的高容量数字设计,而早期的电热和跨芯片分析允许系统驱动 PPA 的早期系统级反馈。

“Cadence 历来通过其领先的数字、模拟和封装实施产品线为客户提供强大的 3D-IC 封装解决方案,”Cadence 高级副总裁兼 Digital & Signoff Group 总经理 Chin-Chi Teng 博士说。“随着先进封装技术的最新发展,我们看到需要进一步建立在我们成功的 3D-IC 基础上,提供一个更紧密集成的平台,将我们的实施技术与系统级规划和分析联系起来。随着行业不断向不同配置的 3D 堆叠芯片发展,新的 Integrity 3D-IC 平台让客户能够实现系统驱动的 PPA,降低设计复杂性并加快上市时间。”

“为了使用光学计算推动 AI 加速,我们一直在利用芯片设计行业的所有最新创新趋势——多芯片堆叠是一项关键创新。为了构建异构多芯片堆叠设计,拥有一个完全集成的规划和实施系统非常重要,该系统可以在单个驾驶舱中代表多个技术节点。Cadence Integrity 3D-IC 平台提供具有实施和早期系统级分析功能的统一数据库解决方案,包括时序签核和电热分析。它帮助我们使用光学计算进行人工智能加速来实现下一代创新,”Lightelligence 创始人兼首席执行官沉奕辰说。

“构建具有多个小芯片(如与硅中介层技术连接的逻辑芯片和高带宽存储器)的 2.5D/3D-IC 设计的要求越来越高。为了满足我们的性能标准,内插器布线需要自动化,以便在考虑位置、屏蔽和系统完整性要求的同时进行正确的构建。Cadence Integrity 3D-IC 平台集成良好,可实现最佳内插器实施和系统分析,并提供快速、完整的系统分析,使我们能够提供满足超大规模计算和 5G 通信内存带宽需求的设计,”研发主管孙拓北说在 SaneChips 的封装和测试部门