智能算力规模呈指数级增长的背后，AI芯片作为系统的基石，如何保障算力高效、充足的供应，成为全行业亟须解决的问题，这也给AI芯片的设计和验证提出了新的挑战。

从通用算力时代走向智能算力时代，AI芯片的形态更加丰富，除了传统的GPU、CPU、FPGA和ASIC四大类之外，各种类型的加速器xPU层出不穷。同时，随着AI应用落地需求逐渐明确，AI芯片的设计范式也在发生改变。

第一个明显的改变是“软件定义系统”在深刻影响AI芯片设计。当前，“软件定义系统”在很多行业都有所体现，比如软件定义数据中心、软件定义汽车等。“软件定义系统”要求系统中的硬件引擎是可编程的，能够根据软件的需求进行定义。这就需要软件和硬件进行协同设计，给EDA工具带来额外的工作负载。另外，“软件定义系统”需要AI芯片在架构设计上具有很高的灵活性，因而设计团队在做最终决定时，往往会进行多次架构的调整，给系统仿真和软硬件系统验证提出了更高的要求。

第二个明显的改变则是多模态AI大模型对AI算力的灵活性提出了更高的要求。当前，应用于AI大模型的AI芯片方案主要是GPGPU，原因在于GPGPU不仅能提供高并行计算能力，在算子和软件生态方面也具有很大的优势。未来，AI大模型的发展趋势一定是多模态，要对各种模态进行统一的预训练处理，不仅仅是需要超大规模的算力集群，同时组成算力集群的AI芯片需要提供多元的算子，FP64双精度浮点计算单元占比需要持续调整以找到最佳值。

当然，摩尔定律发展和先进封装技术对AI芯片设计的影响会持续存在。随着摩尔定律的稳步推进，每一代新的工艺节点都能够带来性能提升和功耗降低，然而随着晶体管体积缩小愈发困难，加上芯片的性能和功能要求越来越高，构建更大型的AI芯片就成为很多厂商选择的路径。如果在芯片内再加入先进封装技术，便会显著提升芯片的复杂度，也会带来更多的芯片设计风险。

另外，迭代周期逐步缩短让设计压力与日俱增。通用算力时代，AI芯片的迭代周期大概是每两年更新一代，现在这一周期已经变为一年，甚至是更短。主要原因在于，智能算力时代，市场对于AI芯片的算力需求是近乎直线上涨的，因此在同一代工艺上，厂商一般会选择迭代两代芯片。不过，只有经过充分的仿真和验证，才能确保流片的成功与质量。

在这里必须提到AI芯片高昂的流片成本。在芯片设计和芯片量产之间，流片是一个关键的环节，当芯片完全设计出来以后需要按照图纸在晶圆上进行蚀刻，工艺制程、晶圆尺寸和芯片复杂度等都会影响流片的成功率和成本。而AI芯片一般在各项指标方面处于顶尖水平，这就导致AI芯片的流片成本是非常高昂的。这里以苹果公司的M系列芯片为例，根据Digits to Dollars分析师Jay Goldberg的爆料，苹果M3、M3 Pro和M3 Max处理器的流片成本高达10亿美元，如此高昂的成本让流片失败的代价太大了。

将这些因素叠加在一起，我们就需要一个芯片设计验证的新范式，保障芯片的设计迭代和投产效率。在新的设计范式里，硬件辅助验证(HAV)平台需要有更大的FPGA容量和更高的效率，以应对日益复杂的AI软硬件系统。

随着AI芯片复杂度提升，HAV的方式实际上也在发生变化。传统HAV包括硬件加速器(Emulation)、硬件仿真器或者HDL仿真加速(Simulation Acceleration)等。在这些方式里，芯片设计和系统软件团队的联系是非常微弱的，导致设计人员在设计的过程中缺乏对于系统和软件的充分理解，到了系统和软件验证的时候，会发现大量的设计问题，有时候甚至要从头来过。

FPGA原型验证原本只是HAV的辅助方案，芯片复杂度显著提升之后，这种方式成为关键。FPGA是非常适合用于HAV的——AI芯片的架构设计、功耗分析和软件堆栈验证等都可以在FPGA中进行。

值得注意的是，当越来越多的芯片把HAV重点转向FPGA平台之后，也推动了这一平台的变革。传统FPGA原型验证平台只是提供高效和可编程的特性，在新的平台里，通过更大容量的FPGA，这些性能都得到了强化。另外，引入专属的多FPGA间互联使得构建更强大、更快速的FPGA平台成为可能；引入特色功能IP和接口方案，让设计实现更加高效；增强与系统软件工作的联系，尤其是支持软件开发和调试套件，让软硬件设计不再割裂进行；适配更加强大的EDA工具，让系统实现超高的设计能见度。

此时，FPGA平台能够带来数倍于传统硬件仿真加速的效率，并提供出色的敏捷性和可扩展性，还能够进行软硬件的并行开发，大幅缩短芯片的上市周期。当然，要想充分利用FPGA在HAV过程中的潜能，离不开性能强大的EDA工具。

总结而言，新时代AI芯片等大型芯片的设计挑战包括：芯片和系统的复杂度不断提升，芯片的门级数量已经达到数十亿，每一个逻辑门都要和其他器件的电气参数达到相同的标准，这给缺陷和故障检测带来了极大的挑战；“软件定义系统”需要软硬件在协同设计方面配合得更加紧密；不断缩短的上市周期，以及持续攀升的流片成本，进一步增加了大型芯片设计的风险。

在这种情况下，芯片设计产业迫切需要性能强大的HAV工具组合，原型系统则应运而生，帮助芯片设计人员更好地应对AI芯片等大型芯片的设计挑战，降低设计和流片的风险，并确定芯片设计项目能够如期交付。

随着工作负载类型发生改变，AI对算力的需求已经从传统算力过渡到了智能算力，“软件定义系统”和算子高度灵活给传统AI芯片设计提出了新的挑战。与此同时，工艺、成本、规模和迭代周期这些传统的芯片设计挑战也更加严峻，AI芯片等大型芯片设计需要全新的设计范式。

在新的设计范式里，软硬件协同开发是非常有必要的，这要求HAV平台部署在更大的FPGA平台上，能够为软件验证提供真实的硬件环境，且芯片设计人员、软件开发人员和验证工程师需要有统一的平台来进行高效沟通，从而保证最终流片回来的芯片是满足系统部署需求的。

在新的设计范式里，需要更加强大的EDA工具作为平台灵活调度FPGA资源并提供广泛的设计支持，新思科技ZeBu EP2和HAPS-100 12 FPGA原型平台很好地满足了这一点，扩充了HAV平台的能力和丰富度。