随着全环栅 (GAA) FET 取代 3 纳米及以下的 finFET，芯片行业已准备好迎接晶体管结构的另一次变革，这给设计团队带来了一系列需要充分理解和解决的新挑战。

GAA FET 被认为是 finFET 的进化步骤，但预计对设计流程和工具的影响仍然很大。GAA FET 将为设计团队提供额外的自由来优化他们的设计，因为没有量化。对于 finFET，鳍中的量化限制了平衡驱动电流、泄漏和性能的能力。因此，更宽的设备需要不同的工艺，以提高性能，或者更窄的设备用于低功耗应用。GAA FET 消除了这个问题。

新的栅极结构大大减少了漏电流。在 7nm 和 5nm 处，finFET 的泄漏开始增加，因为底部（连接到硅体的部分）没有得到完全控制。这是 2011 年推出 finFET 的一个关键原因。对于平面晶体管，即使器件关闭，电流也会继续在源极和漏极之间流动。结果，设计人员被迫使用诸如电源门控和其他技术之类的方法来最大程度地减少浪费的电源。

但是从 2D 晶体管到 3D 晶体管的过渡产生了重大的建模问题。必须考虑的寄生参数数量激增。总而言之，完全弄清楚这种新设备结构的含义需要几年时间，需要对开发流程进行重大改变——尤其是对于模拟设备。

现在，finFET 已经没有动力了。在 5nm 时，finFET 的缩小能力已接近极限，但仍能提供有意义的缩放优势。鳍的数量已经减少，实际上不能低于两个。虽然可以减少鳍片宽度，但必须增加鳍片高度以进行补偿。鳍正在考虑新材料，以便可以保持载流子迁移率，但墙上的字迹很清楚。

因此，业界的主要关注点是将栅极带到通道的第四侧，创建一个环栅结构。通过升高晶体管中的通道并创建一个鳍，将栅极从三个侧面包裹在通道周围，从而增加了栅极和通道之间的表面积。

图 1：平面晶体管与 finFET 与全环栅 资料来源：Lam Research

许多文章描述了这些新结构以及如何制造它们（转向 GAA FET，3nm/2nm 的新晶体管结构）。业界仍处于模型和设计流程的验证阶段，这些 3nm 及以下的新结构将需要这些。预计生产将于 2022/2023 年开始。

影响

好消息是基本物理没有改变。晶体管仍然具有与以往相同的所有元件。但它们的特性会得到改善，过去的一些限制会被解除。这一切都归结为通道宽度。通道越宽，可以流动的电子越多，设备运行的速度也就越快。但这允许更多的泄漏。完全包围的通道（有时称为纳米线）使电子难以逃逸。通过将多条纳米线堆叠在一起，您可以同时拥有两者的元素。每条线都可以受到严格控制，多条线并行运行可提供卓越的驱动能力。

这对设计师来说会有多大的颠覆？西门子 EDA 首席技术专家 Dusan Petranovic 表示：“FinFET 是第一个三维器件，Z 维度周围存在大量寄生效应。“那是一个很大的变化。但全能门 (GAA) 更具进化性。尽管有很多变化，但代工厂认为 90% 的工艺可以重复使用，并且 BEOL 没有太大变化。纳米片也是 3D 的，可以有 3、4 或 5 个纳米片。即使它是一个 3D 结构，我们也可以将其近似为具有可变宽度的片材的平面结构。人们知道如何从提取的角度来解决这个问题。”

寄生提取是受影响的主要领域之一。“从本质上讲，此时一切都与准确性有关，因为较小的晶体管意味着较小的导线，并且这些导线的布线将紧凑且拥挤，从而影响电容和导线之间的耦合电容，”数字产品管理总监 Hitendra pecha 说和 Cadence 的签核小组。“必须对更小的晶体管进行准确建模——我们正在讨论阿托法拉 (aF) 和这些参数的几乎 3D 场解算器般的精度。对于 MEOL（生产线中端），由于靠近器件本身，因此必须实施新的建模功能以准确捕捉对标准单元和 EMIR 时序的影响。除了寄生 RC 值之外，RC 拓扑结构对提取精度也很重要。”

这是一个进步。“他们知道要问什么问题，”西门子 EDA 产品管理总监 Carey Robertson 说。“我们拥有多代平面技术，当你从一个平面到另一个平面时，你知道该问什么。现在我们有了一代 3D 晶体管，这些晶体管引发了一系列全新的问题，因此设计人员知道他们需要调查什么，并确保他们了解它将如何运作。”

使用 GAA FET，性能有望提高 25%，功耗降低 50%。对于 finFET，这两个数字都大致在 15% 到 20% 的范围内。

在第四边增加的门提供了更多的控制。Synopsys 工程副总裁 Aveek Sarkar 表示：“GAA 和 Vts 的静电控制更加可控。“这很重要，因为在较小的节点上，我们看到了更多的可变性，尤其是对于 SRAM。因此，对于 GAA，我们希望其中一些会得到更多控制。但是变异性和寄生效应会明显更高。”

此外，finFETS 引入的一些问题也会得到缓解。“你有可能不断改变纳米片的宽度，”西门子的 Petranovic 说。“它们现在可以调整大小以适应不同的应用。如果您需要高开关速度，您可能需要使用更宽的纳米片来获得更大的电流。如果您正在设计 SRAM 单元，您可能更关心面积占用。将开发图书馆以探索这种新的自由度。对于 finFET，我们有分立的步骤——1、2、3 鳍片缩放。现在我们可以不断地改变它，并且必须将新的自由度导出到各种工具中，例如综合和布局布线。可能会对库单元进行一些参数化，以便更好地优化设计。”

新挑战

随着变化而来的是不确定性。这些新设备的可变性甚至更大。“这将比过去更加令人担忧，”佩特拉诺维奇说。“部分原因是因为你的尺寸更小，你必须处理线边缘粗糙度和厚度变化的影响。可能会有用于此目的的新设备。我们将使用 EUV 进行边缘粗糙度控制，但这仍然是一个挑战。”

线边缘粗糙度是一个因素，因为这会阻碍电子的流动。一个新的可变性来源将是纳米片厚度变化 (STV)。这会导致影响性能的量子限制的变化。

还有其他变化，虽然不是直接针对 GAA 晶体管，但可以被视为附带损害。Fraunhofer IIS' Engineering 高级系统集成组组长兼高效电子部门负责人 Andy Heinig 表示：“我们看到电源电压和阈值电压不断降低，以及导致晶体管击穿电压更低的厚氧化层器件的不可用自适应系统部。“这意味着经典输出或驱动单元的晶体管在此类技术中不可用。因此小芯片方法变得必要，其中 GAA 部分只负责数字部分，以及可以实现输入/输出接口的旧技术节点中的其他组件。”

一些模拟组件可能仍然是必要的。“业界必须弄清楚如何在这些过程中进行模拟设计，因为任何有趣的东西都会有一些模拟内容，”罗伯逊说。“那可能必须处于更高的电压。这些芯片的数字 VDD 肯定会下降，但会有不同的电压区域以适应其他设计风格。”

不过，挑战依然存在。“finFET 强制量化，这对模拟电路影响很大，”Synopsys 的 Sarkar 说。“就他们能做什么和不能做什么而言，这种灵活性将变得更有帮助。但有些事情将变得更具挑战性。对于 3D 拓扑，就电容和电阻模型而言，我们过去使用的可扩展规则对于模拟电路是否足够且准确？您是否需要采用不同的方法来获取寄生参数，尤其是在本地互连级别？你得到了多少 RC 参数？”

其他事情仅受缩放的影响。“电线的横截面更小，”Petranovic 说。“这意味着 RC 延迟显着增加，这是一个潜在的瓶颈，并且有很多技术试图避免这种情况。一是为BEOL甚至MEOL引入新材料。中间层引入了气隙。有减少VIA电阻的方案。源极/漏极触点的电阻越来越大。他们有一个自对准栅极的概念，他们试图将触点直接放在有源器件的顶部。”

这些变化将推动新的分析。“更细的电线加上更强的驱动强度意味着我们必须考虑 MEOL 的 EMIR 压降——那些非常靠近晶体管的电线，”罗伯逊说。“传统上，这仅在全芯片级别和配电方面完成。”

同样，这些都是增量关注。“没有迹象表明会像我们跳到具有局部互连和额外通孔的 finFET 那样引入额外的层，然后转化为寄生效应的爆炸式增长，”Cadence 的 pecha 说。“总会有三阶、四阶甚至五阶制造效应，寄生工具必须为精度目的进行建模，因此必须加强更多的 BEOL 建模，以确保对时序和 EMIR 的影响被最小化。可能需要为布局布线完成额外的布线规则。然而，从提取的角度来看，金属层的提取将继续存在，就像今天的 finFET 设计一样，但重点将更多地放在准确性和容量上。”

供电网络

另一个几乎肯定会受到影响的领域是供电网络。传统上，它位于构建在基板顶部的金属堆叠中。

PDN 问题越来越多。“PDN 的最大问题是 RC 效应——欧姆定律退化，”Sarkar 说。“然后，还有电感效应。当您将芯片和封装放在一起时，Ldi/dt 效应开始变得非常重要。代工厂开始提供更先进的去耦电容器，此外还提供器件级电容器以抑制一些噪声并获得更平滑的电源噪声曲线。挑战，尤其是对于 GAA，您将在一平方毫米内封装更多设备，并且它们将更频繁地切换。那么有什么方法可以使设备短路并以另一种方式为设备提供电流吗？”

还有其他与电源相关的挑战。“只有通过极其稳定的供电网络才能降低供电电压，”Fraunhofer 的 Heinig 说。“正在讨论不同的方法，例如片上稳压器、使用 TSV 的背面电源或不同的堆叠选项。”

什么是背面电源？“我们的想法是将电源线和地线移到晶体管下方——在背面，”Petranovic 说。“然后使用硅通孔为有源层供电。这是为了减少信号线上的 IR 压降和噪声，并减少拥塞。”

这可能会增加一种新的分析形式。“你现在有背面金属，”罗伯逊说。“以前，你把晶体管放在衬底上，你几乎忽略了晶体管和衬底之间的电效应。你做了一些基本的建模。现在你基本上在许多电线的中间有晶体管，而不仅仅是在底部。这应该会降低总体噪声，但是如果您有一个嘈杂的电网，那么您现在会与晶体管产生显着的电网相互作用。您可能需要分析工具来验证电源网格对晶体管的噪声贡献，而以前电源网格位于金属层 13 及以上，与这些设备有很大的分离。”

这又增加了一个新问题。“这会造成什么样的压力？” 萨卡问道。“您必须定期为设备供电。您将在硅片中创建额外的应力层，而如何对其中的一些进行建模将变得非常关键。”

新模型

获得正确的模型很重要。“每个新节点都会变得更加复杂，并且必须对添加的新技术效果进行建模，”Petranovic 说。“EMIR、热、可靠性、电子迁移——所有这些都会变得更加复杂，但无论如何都会发生这种情况。对于设备本身，这取决于我们需要对其建模的准确程度。你有垂直堆叠的纳米片，所以问题是——我们能否将其近似为具有一些垂直效果的类似于平面的东西，或者我们是否需要进入结构内部并提取一些组件？正确的答案是找到准确分析对性能的影响所需的最少细节。”

正确处理通常是一个迭代过程。“这不仅仅是模型本身，”Sarkar 说。“这也是工艺开发和设备创建，这就是晶体管架构师、工艺集成商向正在做第一个库的人提供信息的地方，他们正在创建第一个环形振荡器，以看到它正在整合并获得早期预览块的外观。找出我们是否应该做某些事情。设计技术协同优化的概念变得更加重要。我们如何能够影响驻留在组织内不同团队中的各个部分？如果他们在不同的组织中，那就更具挑战性了。我们如何能够将它们聚集在一起以提前预览这些效果，

如果没有适当的精度水平，工程师就不得不过度设计他们的设计。“今天的设计师可能需要额外的 2-4 个月才能完成签核循环，”pecha 说。“提取是签核循环中的关键步骤，我们从设计师那里听说，虽然提取运行时间因设计尺寸和类型而异，但使用某些提取工具在这些高级节点上进行完全平面提取可能需要长达三天的时间。这给设计师带来了巨大的压力，需要及时完成设计以应对上市时间压力。”

该行业目前正在尝试验证这些模型。“这有两个部分：一是开发模型，然后是围绕它的分析，”罗伯逊说。“从平面到 finFET，再到全环栅，有新的效应需要建模，我不知道我们是否已经对所有这些效应进行了量化。使用过去的一个例子——我们不关心平面晶体管与阱的接近程度。在 20 纳米节点附近，这成为一个重要的物理效应。我认为我们对需要建模的内容有一个全面的了解，但我们需要更多的测试芯片、更多的实验来确保我们捕捉到模型中的所有物理效应，一旦我们做到了，我们就可以拥有分析工具到位。该行业正在进行验证工作。”

还有更多东西要学。“这必须发生，因为代工厂和 EDA 供应商专注于使这些类型的设备成为主流，”pecha 说。“话虽如此，无论您是进行数字设计还是定制/模拟设计，这些要求中的大部分都将由 EDA 软件来满足，特别是提取工具，并且所有效果都将在代工厂认证的技术文件中捕获。”

结论

目前，每个代工厂都在考虑一系列的可能性。但是根据早期的公告，它们之间似乎没有很多共同点。每个人都必须弄清楚哪种方法最适合他们以及哪种方法能提供最佳收益。

时间会告诉我们什么是最成功的。但“好”消息是，缩放可能是造成痛苦的更大原因，而不是晶体管结构的变化。