小芯片模型继续在市场上获得吸引力，但要为该技术提供更广泛的支持仍然存在一些挑战。

AMD、英特尔、台积电、Marvell 和其他一些公司已经开发或演示了使用小芯片的设备，这是开发高级设计的另一种方式。然而，除此之外，由于生态系统问题、缺乏标准和其他因素，小芯片在行业中的采用受到限制。正在努力解决这些问题。在幕后，几家代工厂和OSAT正在准备好帮助客户使用小芯片。

小芯片的目标是通过在 IC 封装中集成预先开发的芯片来减少产品开发时间和成本。因此，芯片制造商可能在库中拥有模块化芯片或小芯片的菜单。小芯片可以在不同的节点具有不同的功能。客户可以混合搭配小芯片并使用芯片到芯片互连方案将它们连接起来。

这不是一个新概念。多年来，有几家公司推出了类似小芯片的设计，但该模型开始滚雪球是有充分理由的。对于高级设计，业界通常会开发片上系统(SoC)，您可以在其中缩小每个节点的不同功能并将它们打包到单片芯片上。但是这种方法在每个节点都变得越来越复杂和昂贵。

虽然有些人会继续走这条路，但许多人正在寻找替代品。开发系统级设计的另一种方法是在高级封装中组装复杂的芯片。小芯片是模块化该方法的一种方式。

“我们还处于早期阶段。来自英特尔和我们竞争对手的越来越多的产品将反映这种向前发展的方法。每个主要代工厂都有增加2.5D和3D集成方法互连密度的技术路线图，”英特尔工艺和产品集成总监 Ramune Nagisetty 说。“在未来几年，我们将看到它扩展到 2.5D 和 3D 类型的实现。我们将看到它扩展到逻辑和内存堆叠以及逻辑和逻辑堆叠。”

英特尔和其他一些公司拥有开发这些产品的技术，但许多公司并不具备所有的部分。因此，他们需要定位技术并找到一种方法来集成它们，这带来了一些挑战。其中：

1. 最终目标是在内部和/或从多个其他供应商处获得良好且可互操作的小芯片，但该模型仍在进行中。

2. 第三方芯片到芯片互连技术正在兴起，但还不够。

3. 某些芯片到芯片互连方案缺乏设计支持。

4. 代工厂和 OSAT 将在这里发挥重要作用，但找到具有合适 IP 和制造能力的供应商并不那么简单。

正在努力克服所有这些挑战，随着时间的推移，小芯片模型将会扩展。它不会取代传统的SoC，但没有一种技术可以满足所有需求，因此存在多种架构的空间。许多人永远不会开发小芯片。

小芯片应用程序和挑战

几十年来，芯片制造商每 18 到 24 个月就会推出一种新的工艺技术。在这种节奏下，供应商推出了基于最新工艺的新芯片，以更低的成本实现更高晶体管密度的设备。

这个公式从 16nm/14nm 节点开始解开。突然间，IC 设计和制造成本猛增，从那时起，完全扩展节点的周期从 18 个月延长到 2.5 年或更长时间。当然，并非所有芯片都需要高级节点。并不是目前放在同一个芯片上的所有东西都能从缩放中受益。

这就是小芯片适合它的地方。更大的芯片可以分解成更小的碎片，并根据需要混合和匹配。与单片芯片相比，小芯片可能具有更低的成本和更高的产量。

小芯片不是封装类型。它是包装架构的一部分。与小芯片，管芯可以被集成到现有的封装类型，如2.5D / 3D，扇出或多芯片模块（MCMS）。有些人可能会使用小芯片开发全新的架构。

这一切都取决于要求。“这是一种架构方法，”联电业务发展副总裁 Walter Ng 说。“它正在为所需任务优化硅解决方案。它还在优化经济解决方案。所有这些都有性能方面的考虑，无论是速度、热量还是功率。它还具有成本因素，具体取决于您采用的方法。”

这里有不同的方法。例如，英特尔去年使用名为 Foveros 的小芯片方法推出了 3D CPU 平台。这在一个封装中结合了一个 10 纳米处理器内核和四个 22 纳米处理器内核。

图 1：使用英特尔桥接技术和 Foveros 技术的 2.5D 和 3D 技术。资料来源：英特尔

AMD、Marvell 和其他公司也开发了类似小芯片的产品。通常，这些设计针对与当今 2.5D 封装技术相同的应用，例如 AI 和其他数据密集型工作负载。“中介层上的逻辑/内存可能是现在最常见的实现方式，”英特尔的 Nagisetty 说。“在需要大量内存的高性能产品中，您将看到基于小芯片的方法。”

但小芯片不会主宰景观。“设备的类型和数量不断增加，”Nagisetty 说。“我不认为所有产品都会采用基于小芯片的方法。在某些情况下，单片芯片将是成本最低的选择。但对于高性能产品，可以肯定地说，小芯片方法将成为常态，如果还没有的话。”

英特尔和其他公司已准备好开发这些设计。通常，开发基于小芯片的产品需要已知良好的芯片、EDA 工具、芯片到芯片互连技术和制造策略。

“如果你看看今天谁在做基于小芯片的设计，他们往往是垂直整合的公司。ASE销售和业务发展高级总监 Eelco Bergman 说：“他们拥有所有内部组件。” “如果你要将几块硅片拼接在一起，你需要有很多关于每一个芯片、它们的架构以及这些芯片上的物理和逻辑接口的详细信息。您需要拥有 EDA 工具，允许将不同芯片的协同设计捆绑在一起。”

并非所有公司都拥有内部组件。有些作品可用，而其他作品尚未准备好。挑战在于找到必要的部分并整合它们，这需要时间和资源。

“小芯片似乎是目前最热门的话题。主要原因是边缘所需的应用程序和架构的多样性，” Veeco首席营销官 Scott Kroeger 说。“如果做得好，小芯片可以帮助解决这个问题。还有很多工作要做。问题是您如何才能开始将所有这些不同类型的设备整合为一个。”

那么从哪里开始呢？对于许多人来说，设计服务公司、代工厂和 OSAT 是可能的起点。一些代工厂不仅为他人制造芯片，而且还提供各种封装服务。OSAT 提供封装/组装服务。

有些人已经在为小芯片时代做准备。例如，台积电正在开发一种称为集成芯片系统 (SoIC) 的技术，该技术可为客户使用小芯片实现类似 3D 的设计。台积电也有自己的芯片到芯片互连技术，称为 Lipincon。

其他代工厂和 OSAT 提供各种高级封装类型，但他们没有开发自己的芯片到芯片互连方案。相反，代工厂和 OSAT 正在与正在开发第三方互连方案的各种组织合作。这仍然是一项正在进行的工作。

互连至关重要。管芯到管芯互连在封装中将一个管芯连接到另一个管芯。每个芯片由一个带有物理接口的 IP 块组成。具有公共接口的一个芯片可以通过短距离导线与另一个芯片通信。

许多人开发了具有专有接口的互连，这意味着它们用于公司自己的设备。但是为了扩大小芯片的采用，该行业需要具有开放接口的互连，使不同的芯片能够相互通信。

ASE 的 Bergman 表示：“如果业界想要建立一个支持基于小芯片集成的生态系统，那将意味着不同的公司将不得不开始相互共享芯片 IP。” “这些是传统上不会做的事情。这是一个障碍。有一种方法可以克服这一点。这些设备实现了一个集成的标准接口，而不是共享所有芯片 IP。”

为此，业界正在借鉴DRAM业务。DRAM 制造商使用标准接口 DDR 来连接系统中的芯片。“[使用这个界面，]我不需要知道存储设备设计本身的细节。我只需要知道接口是什么样的，以及我需要如何连接到我的芯片，”伯格曼说。“当您开始谈论小芯片时，情况也是如此。这个想法是为了降低 IP 共享的障碍，说：“让我们转向一些通用接口，这样我就知道我的芯片和你的芯片的边缘需要如何以模块化的、类似于乐高的方式点击在一起。”

寻找标准接口

好消息是公司和组织正在开发开放的芯片到芯片互连/接口技术。这些技术包括 AIB、BoW、OpenHBI 和 XRS。每一个都处于不同的发展阶段。没有一种技术可以满足所有需求，因此存在多种方案的空间。

由英特尔开发的高级接口总线 (AIB) 是一种芯片到芯片接口方案，可在小芯片之间传输数据。有两个版本。AIB Base 用于“更轻量级的实施”，而 AIB Plus 则专为更高的速度而设计。

“AIB 没有规定最大时钟速率，最小值非常低（50MHz）。AIB 在高带宽下大放异彩，每条线路的典型数据速率为每秒 2G，”英特尔研究科学家 David Kehlet 在白皮书中说。英特尔还有一个小型商业代工业务，以及一个重要的内部封装部门。

同时，光互联论坛正在开发一种称为 CEI-112G-XSR 的技术。XSR 为超短距离和超短距离应用程序实现每通道 112Gbps 的芯片到芯片连接。XSR 连接 MCM 中的小芯片和光学引擎。应用包括人工智能和网络。XSR 标准的最终版本预计将在年底发布。

在一项单独的工作中，开放域特定架构 (ODSA) 小组正在定义另外两个芯片到芯片接口——Bunch of Wires (BoW) 和 OpenHBI。BoW 支持传统和高级软件包。Marvell 网络/汽车首席技术官 Ramin Farjad 在最近的一次演讲中表示：“最初的目标是提出一种通用的芯片到芯片接口，可以在各种封装解决方案中工作。”

仍在研发阶段，BoW 有两种形式，终止和未终止。BoW 的芯片边缘吞吐量为 0.1Tbps/mm（简单接口）或 1Tbps/mm（高级接口），功率效率 <1.0pJ/bit。

同时，由 Xilinx 提出，OpenHBI 是一种源自高带宽存储器(HBM)的 die-to-die 互连/接口技术。HBM 本身用于高端封装。在 HBM 中，DRAM 芯片是堆叠的，从而在系统中实现更多内存带宽。物理层接口在 DRAM 堆栈和封装中的 SoC 之间路由信号。该接口基于 JEDEC 标准。

OpenHBI 是一个类似的概念。不同之处在于接口提供了从一个小芯片到封装中另一个小芯片的链接。它支持中介层、扇出和细间距有机基板。

“我们正在尝试利用经过验证的 JEDEC HBM 标准，”赛灵思首席架构师 Kenneth Ma 在最近的一次演讲中说。“我们正在尝试利用现有的和经过验证的 PHY 技术。我们可以进一步优化它们。”

OpenHBI 规范具有 4Gbps 数据速率、10ns 延迟和 0.7-1.0pJ/bit 功率效率。总带宽为 4,096Gbps。草案定于年底。下一个版本，称为 OpenHBI3，也在研发中。它需要 6.4Gbps 和 10Gbps 的数据速率，延迟小于 3.6ns。

最终，客户将有多种芯片到芯片互连/接口选项可供选择，但这并不能解决所有问题。“来自不同公司的小芯片的互操作性仍处于起步阶段。互操作性方面确实存在挑战。这就是为什么你还没有看到很多可互操作的小芯片的原因，”英特尔的 Nagisetty 说。“另一方面是商业模式。当您从初创公司获得小芯片时，您如何管理风险？例如，如果这些芯片可能在零件封装后或在现场出现故障，那么就风险管理而言，商业模式是什么？有很多复杂性和供应链管理。它要求供应链的复杂程度达到全新水平。”

考虑到这些问题，一些客户可能认为从长远来看，小芯片不值得麻烦。相反，客户最终可能会使用 OSAT 或代工厂开发更传统的高级封装。Amkor 研发副总裁 Ron Huemoeller 表示：“包装行业的许多人最终可能会遵循我们的道路，因为它在包装重新集成方面更为简单。

“die-to-die 总线类型通常是由我们的客户定义的，而不是由 Amkor 或 OSAT 规定的。诸如 AIB 和束线 (BoW) 等可用接口是为使芯片到芯片接口提供通用规范而不断努力的例子，从而有助于全面支持小芯片市场。选择使用开放标准还是保留专有接口始终是客户的选择。我们目前从我们的客户群中看到了两种方法的混合，”Huemoeller 说。“值得注意的是，芯片到芯片接口跨越了两大类，从单端宽总线（如 HBM 数据总线）到具有很少物理线路但具有更高线速的串行接口。在所有情况下都要考虑的性能权衡是延迟、功率和物理线数，影响包装选择。从封装的角度来看，总线类型和物理线路密度将决定选择哪种封装解决方案。通常，要么 (1) 具有更高线密度的模块类型（基板上的 2.5D 或高密度扇出），要么 (2) 经典高密度封装基板上的 MCM。”

设计问题

为了解决其中的许多问题，ODSA 正在开发一个名为 Chiplet Design Exchange (CDX) 的小芯片市场。“CDX 旨在为安全的信息交换建立开放格式，以保护机密性。OSDA 的子项目负责人 Bapi Vinnakota 说：“它还将具有展示原型信息流的参考工作流程。“CDX 得到了众多公司、EDA 供应商、OSAT、设计服务公司、小芯片供应商和分销商的广泛参与。CDX 对小芯片的功率估计和测试进行了研究。它正在构建一个小芯片目录，并将开发一个包装原型。”

CDX 的时间尚不清楚。同时，客户需要 EDA 工具来设计支持小芯片的产品。这些工具可用于高级封装和小芯片技术。然而，有一些差距。

对于小芯片，它需要一种协同设计方法。Cadence产品管理组总监 John Park 表示：“转向基于小芯片的分解设计方法需要来自 IC、封装和电路板领域的功能。“过渡到基于小芯片的方法为芯片设计人员和封装设计人员带来了新的挑战。对于封装设计人员来说，对硅基板进行布局和验证提出了新的挑战。布局与原理图和智能金属平衡等要求对 IC 设计人员来说很常见，但对许多封装设计人员来说，这些都是新概念。”

幸运的是，EDA 供应商提供了跨平台工具。即便如此，仍然存在一些挑战。“例如，当从设计单个设备转向设计和/或与多个设备集成时，定义和管理顶级连接的要求变得至关重要，”Park 说。“在 3D 堆栈中设计多个小芯片时，测试是另一个显着变化的领域。例如，您如何测试堆栈顶部可能与外界没有任何连接的小芯片？”

还有其他问题。“为了实现良好的规模经济，您希望小芯片能够在许多不同的封装中轻松重复使用，”西门子业务 Mentor 的产品管理总监 John Ferguson 说。“这样做需要一些严格的文件记录并遵守商定的标准，无论是行业范围、流程范围还是公司范围。没有它，每个设计都将继续是一个耗时、繁琐和昂贵的定制项目。”

但是，也存在一些差距。例如，对 ODSA 的 BoW 和 OpenHBI 接口的设计支持很少。作为回应，ODSA 正在开发参考设计和工作流程。

为 ODSA 的工作开发设计支持似乎不是问题。“对于物理验证，似乎没有任何重大困难，甚至没有工具增强，”弗格森说。“随着要求和标准的确定，这只是将这些作为规则约束适当地实施到典型的DRC或 LVS 套牌中的问题。”

制作小芯片

同时，在开发设计之后，然后在晶圆厂的晶圆上处理芯片。然后晶片经历测试步骤。测试单元由自动测试设备(ATE)、探测器和带有为晶圆设计的定制图案的微针探针卡组成。

探测器取出晶片并将其放在卡盘上。它将探针卡与芯片上的引线键合焊盘或微小的微凸块对齐。ATE 对芯片执行电气测试。

“测试和探测小芯片存在重大的技术和成本挑战，” FormFactor高级副总裁 Amy Leong 说。“一个新的技术挑战是显着减小封装凸点间距和尺寸。微凸点可以小到 25μm 或以下。此外，微凸点图案的密度是等效单片器件的 2 到 4 倍。因此，在 300 毫米晶圆上探测如此小的特征所需的瞄准精度相当于在足球场上定位销头。”

测试每个微凸点通常成本过高且不切实际。“成本挑战是如何智能地执行 KGD，并以合理的成本提供足够好的测试覆盖率。测试设计、内置自测或测试流程优化是实现经济可行的测试策略的重要工具，”Leong 说。

最后，芯片被切成丁。在封装中，管芯通过微凸块堆叠和连接。微凸块在不同芯片之间提供小而快速的电连接。

使用晶圆键合机键合芯片，这是一个缓慢的过程，有一些限制。最先进的微凸块具有 40μm 的间距。使用当今的键合机，该行业可以将凸点间距调整为 10μm 或接近 20μm。

那么，业界需要一种新技术，即铜混合键合。为此，芯片或晶片使用介电对介电键合进行键合，然后是金属对金属连接。对于芯片堆叠，混合键合具有挑战性，这就是它仍处于研发阶段的原因。

还有一个问题。在多芯片封装中，一个坏芯片会导致整个封装失效。CyberOptics的工程经理 John Hoffman 说：“小芯片方法或各种异构集成方法都涉及复杂性，这推动了对高产量和长期可靠性的有效检查的需求。”

结论

显然，小芯片模型提出了一些挑战。尽管如此，这项技术是需要的。使用芯片缩放，单片芯片将继续存在。但很少有公司能够在高级节点上负担得起它们。

因此，行业需要不同的选择，而这些选择有时是传统解决方案无法解决的。小芯片提供了一系列的可能性和潜在的解决方案。